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2019-07-05 13:20:18 来源:半导体行业观察
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自2018年4月始,台积电已在众多技术论坛或研讨会中揭露创新的SoIC技术,这个被誉为再度狠甩三星在后的秘密武器,究竟是如何厉害?

 

 

台积电首度对外界公布创新的系统整合单芯片(SoIC)多芯片3D堆叠技术,是在2018年4月的美国加州圣塔克拉拉(Santa Clara)第二十四届年度技术研讨会上。

 

推进摩尔定律台积电力推SoIC 3D封装技术

随着先进纳米制程已逼近物理极限,摩尔定律发展已难以为继,无法再靠缩小线宽同时满足性能、功耗、面积及讯号传输速度等要求;再加上封装技术难以跟上先进制程的发展进程,因此三星、台积电、英特尔等晶圆代工巨擘纷纷跨足封装领域,要借重先进的封装技术实现更高性能、更低耗电量、更为小体积、讯号传输速度更快的产品。

 

甚至,在逐步进入后摩尔定律时代后,晶圆代工大厂的发展重心,也逐渐从过去追求更先进纳米制程,转向封装技术的创新。而,SoIC就在这样的前提之下诞生了。

 

若以台积电于2009年正式进军封装领域估算,SoIC是台积电耗费十年才磨出的宝剑,被誉为可再次把三星狠狠甩在后头、实现3D IC的高阶封装技术。

 

晶圆对晶圆的3D IC技术

根据台积电在第二十四届年度技术研讨会中的说明,SoIC是一种创新的多芯片堆叠技术,是一种晶圆对晶圆(Wafer-on-wafer)的键合(Bonding)技术,这是一种3D IC制程技术,可以让台积电具备直接为客户生产3D IC的能力。

 

图二: 台积SoIC设计架构示意。(source: vlsisymposium.org, 制图:CTIMES)

 

让外界大感惊艳的是,SoIC技术是采用硅穿孔(TSV)技术,可以达到无凸起的键合结构,可以把很多不同性质的临近芯片整合在一起,而且当中最关键、最神秘之处,就在于接合的材料,号称是价值高达十亿美元的机密材料,因此能直接透过微小的孔隙沟通多层的芯片,达成在相同的体积增加多倍以上的性能,简言之,可以持续维持摩尔定律的优势。

 

图三: SoIC的微芯片平面图。(source: vlsisymposium.org)

 

据了解,SoIC是基于台积电的CoWoS(Chip on wafer on Substrate)与多晶圆堆叠(WoW)封装技术开发的新一代创新封装技术,未来将应用于十纳米及以下的先进制程进行晶圆级的键合技术,被视为进一步强化台积电先进纳米制程竞争力的利器。2018年10月,台积电在第三季法说会上,已针对万众瞩目的SoIC技术给出明确量产时间,预期2020年开始挹注台积电的营收贡献,至2021年将会大量生产,挹注台积电更加显著的营收贡献。

 

六月,台积电赴日本参加VLSI技术及电路研讨会发表技术论文时,也针对SoIC技术揭露论文,论文中表示SoIC解决方案将不同尺寸、制程技术及材料的裸晶堆叠在一起。相较于传统使用微凸块的三维积体电路解决方案,台积电的SoIC的凸块密度与速度高出数倍,同时大幅减少功耗。此外,SoIC能够利用台积电的InFO或CoWoS的后端先进封装至技术来整合其他芯片,打造强大的3D×3D系统级解决方案。

 

外界咸认,从台积电最初提出的2.5版CoWoS技术,至独吃苹果的武器InFO(整合型扇型封装)技术,下一个称霸晶圆代工产业的,就是SoIC技术。

 

摊开台积电公布的2019年第一季财报,10纳米及以下纳米制程的营收贡献,已大大超越16纳米制程的营收贡献,凸显出未来十纳米及以下先进制程已势不可当。

 

也因此,2019年,电子设计自动化(EDA)大厂,如益华电脑(Cadence)、明导国际(Mentor)、ANSYS皆已相继推出支援台积电SoIC的解决方案,并已通过台积电认证,准备迎接SoIC辉煌时代的来临。

 

英特尔「Foveros」3D封装技术打造首款异质处理器

英特尔(Intel)在今年的COMPUTEX终于正式宣布,其10纳米的处理器「Ice Lake」开始量产,但是另一个10纳米产品「Lakefiled」却缺席了。

 

虽然同样使用10纳米制程,但「Lakefiled」是一个更高阶的产品,同时也将是是英特尔首款使用3D封装技术的异质整合处理器。

 

图四: 英特尔Foveros的堆叠解析图(source: intel)

 

根据英特尔发布的资料,「Lakefield」处理器,不仅在单一芯片中使用了一个10nm FinFET制程的「Sunny Cove」架构主核心,另外还配置了4个也以10nm FinFET制程生产的「Tremont」架构的小核心。此外,还内建LP-DDR4记忆体控制器、L2和L3快取记忆体,以及一个11代的GPU。

 

而能够将这么多的处理核心和运算单元打包成一个单芯片,且整体体积仅有12 x 12mm,所仰赖的就是「Foveros」3D封装技术。

 

图五: 英特尔Foveros的区块与架构原理(source: intel)

 

在年初的架构日上,英特尔也特别针对「Foveros」技术做说明。英特尔指出,不同于过去的3D芯片堆叠技术,Foveros能做到逻辑芯片对逻辑芯片的直接贴合。

 

英特尔表示,Foveros的问世,可以为装置与系统带来更高性能、高密度、低功耗的处理芯片技术。Foveros可以超越目前被动中介层(interposers)的芯片堆叠技术,同时首次把记忆体堆叠到如CPU、绘图芯片和AI处理器等,这类高性能逻辑芯片之上。

 

此外,英特尔也强调,新技术将提供卓越的设计弹性,尤其当开发者想在新的装置外型中,置入不同类型记忆体和I/O元素的混合IP区块。它能将产品分拆成更小的「微芯片(chiplets)」结构,让I/O、SRAM和电源传递电路可以在配建在底层的裸晶上,接着高性能的逻辑微芯片则可进一步堆叠在其上。

 

英特尔甚至强调,Foveros技术的问世是该公司在3D封装上的一大进展,是继EMIB(Embedded Multi-die Interconnect Bridge)2D封装技术之后的一大突破。

 

TSV与μbumps技术是量产关键

而从英特尔所揭露的技术资料可看出,Foveros本身就是一种3D IC技术,透过硅穿孔(Through-Silicon Via, TSV)技术与微凸块(micro-bumps)搭配,把不同的逻辑芯片堆叠起来。

 

其架构概念就是在一块基础的运算微芯片(compute chiplet)上,以TSV加上微凸块的方式,堆叠其他的运算晶粒(die)和微芯片(chiplets),例如GPU和记忆体,甚至是RF元件等,最后再把整个结构打包封装。

 

而英特尔目前所使用的制程已达到10纳米,预计也可以顺利推进至7纳米,也此透过此3D封装技术,将可在单一芯片中达成绝佳的运算效能,并持续推进摩尔定律。

 

英特尔更特别把此技术称为「脸贴脸(Face-to-Face)」的封装,强调它芯片对芯片封装的特点。而要达成此技术,TSV与微凸块(μbumps)的先进制程技术就是关键,尤其是凸块接点的间距(pitch)仅有约36微米(micron),如何透过优异的打线流程来达成,就非常考验英特尔的生产技术了。

 

图六: Foveros的TSV与微凸块叠合示意(source: intel)

 

但是英特尔也指出,Foveros技术仍存在三个挑战,分别为散热、供电、以及良率。由于多芯片的堆叠,势必会大幅加大热源密度;而上下层逻辑芯片的供电性能也会受到挑战;而如何克服上述的问题,并在合理的成本内进行量产供货,则是最后的一道关卡。

 

依照英特尔先前发布的时程,「Lakefield」处理器应该会在今年稍晚推出,但由于英特尔没有在COMPUTEX更新此一产品的进度,是否能顺利推出仍有待观察。

 
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